数字幅频均衡功率放大器

摘要： 设计实现了一个数字幅频均衡的功率放大器。该系统分为前置放大器、带阻网络、FPGA数字处理模块、功率放大器等模块组成。测试结果表明，该数字幅频均衡功率放大器具有高增益、高带宽和高效率等优点。

Abstract： A digital amplitude-frequency equalization power amplifier was presented.The system incorporates preamplifier, band-stop network,FPGA digital processing module and power amplifier circuits. Test results shows that the whole system is characterized by its high gain, wide band and high efficiency.

关键词： 均衡；功率放大；效率

Key words： equalization；power amplifier；efficiency

中图分类号：TP39 文献标识码：A文章编号：1006-4311（2011）01-0164-03

0引言

在声音的拾取过程及通过音响设备的传送过程中, 由于设备或器件的原因, 导致其幅度对频率的响应往往不一致, 这样经放大器输出后, 就达不到原来的听觉效果。数字均衡放大器就是一个改善音频频率响应的放大器设备。

1方案选择

1.1 总体设计方案

1.1.1 前置放大的方案设计与选择设计采用AD603与NE5532 级联放大。AD603增益高且稳定，NE5532 噪声低，在20Hz-20kHz内增益稳定。

1.1.2 A/D采样电路、D/A转换电路的选择经过实际分析和性能比较，TLC5615可达到10位转换，串行输出，外围电路简单的效果。所以本系统A/D采样电路、D/A转换电路选择TLC5615。

1.1.3 低频功率放大器电路的设计和选择由于不能使用MOS集成功率模块，本设计使用晶体管二极管和分立的大功率MOS管等元件搭建了引入反馈的乙类推挽功率放大器。

1.1.4 整体方案选择方案本设计采取的整体方案是基于FPGA的数字幅频均衡功率放大器。

信号经前置放大、带阻网络后，可对其进行A/D采样，然后利用FFT转换到频域后对各频率的幅值进行补偿，再利用IFFT进行反变换，经D/A 转换成模拟量，然后进行低频功率放大。本方案利用FPGA进行数字处理以实现幅频均衡。这种方法成本低，效果好。

1.2 系统组成经过以上各方面的方案论证与分析比较，本设计采用基于FPGA数字幅频均衡功率放大器的方案。具体系统框图如图1所示。系统分为前置放大器、带阻网络、FPGA数字处理模块、功率放大器模块。前置放大器使用AD603和NE5532级联放大，阻带网络按设计说明焊接，得到频域值，数字幅频均衡部分使用FPGA技术，先用MAX148进行采样，再利用FFT原理进行幅频补偿，然后进行IFFT，经D/A转换得到信号时域模拟量，再通过功率放大电路完成功率放大。

2主要电路设计

2.1 前置放大的设计设计要求输入信号有效值小于10mV，电压放大倍数不小于400倍，增益A（dB）=20 lg400=52.04（dB），而输入信号频率在20Hz－20kHz，所以要求选用放大器须有足够的增益和增益带宽。

AD603是AD公司推出的一种低噪声且由电压控制的增益放大器。它提供精确的、可由管脚选择的增益，它的增益是线性变化的,且在温度和电源电压变化时有很高的稳定性,在带宽为9MHz时增益控制电压VG=VC1-VC2（-500mV≤VG≤500mV），理论上增益与增益控制电压的关系:增益A1（dB）=40VG+30（从10dB 到50dB）NE5532的增益计算： 增益A2（dB）=20lg（RF/RE）（dB）级联后增益可达:A（dB）=（40VG+30）×[20lg（RF/RE）]（dB）而且增益在带宽内可调，信号不失真。在20Hz-20kHz通频带内衰减小于-1dB。

为了实现输出电阻为600Ω，在输出端加射级跟随器然后串联600Ω电阻。

前置放大器电路如图2所示。电压增益可由滑动变阻器R4、R3来控制，R4控制VG=VC1-VC2=VC1-0=VC1，R3控制 RF/RE ，这样即可实现增益可调。

2.2 带阻网络的设计根据设计说明的带阻网络图搭建带阻电路。为了达到较高的精度，所用电阻精确度均为千分之一，电感电容也精确度较高。带阻网络电路如图所示。

信号经过带阻网络后时域变为频域，各个频率对应特定的幅值。其波特图特性为400Hz左右衰减倍数大，从约400Hz向两侧的衰减倍数逐渐减小。

2.3 数字幅频均衡电路的设计

2.3.1 A/D采样电路设计A/D部分实现模拟信号到数字信号的转换，ADC采用10位的MAX148。在模拟信号输入端加600Ω接地，然后串接射级跟随器。

2.3.2 D/A转换电路设计D/A部分将数字处理部分得到的数字信号转换成模拟信号，芯片采用10位转换、串行输出的TLC5615。

2.4 功率放大器电路的设计经过计算，设计为引入反馈的乙类推挽MOS管功率放大器。电路的MOS管选用IFR9530和IFR530组成对管使用，NE5532构成电压驱动激励级，功率放大器采用±20V为供电。电路如图3所示。

3软件设计

FPGA设计用verilog语言对其编程，采用Quartus的Verilog编译。程序分为控制部分和数字处理部分。

3.1 控制部分的程序设计控制部分的程序主要是分为模数转换和数模转换两大部分，通过FPGA来控制A/D和D/A电路进行转换。

3.2 数字处理部分的程序设计数字处理部分的程序主要是完成FFT时频变换、浮点乘法和IFFT反变换等功能。

3.3 主程序流程图流程图如图4所示。

4系统测试

4.1 测试仪器

信号发生器 FG708S数字万用表UT-52

直流稳压稳流电源JW-4 型

数字示波器 TDS 2012B 频率特性测试仪BT3-D

4.2 指标测试和测试结果

4.2.1 对前置放大器的测试

（1）放大倍数和通频带的测试采用示波器TDS 2012B对电压幅值进行测量，当输入信号有效值5mV时幅值为 5mV×=7.07mV，所以信号发生器幅值设为7mV，改变信号频率，在放大电路输出端利用示波器测试不同频率信号对应的输出信号幅值。

根据表1中数据并计算可知，放大器放大倍数达到428倍，且在带宽内增益稳定。计算各个频率的增益值：A=20lg（Vo/Vi），可以证明-1dB通频带包括20Hz-20kHz。

（2）输出电阻的测试利用公式伏安法对输出电阻进行多次测量：R=-1R（令RL=600Ω），测量结果求平均数后得：Ro=595（Ω）

4.2.2 对带阻网络的测试要求以10kHz时输出的信号V2电压幅度为基准最大衰减≥10dB。具体结果如表2：

由表2测试结果可知，500Hz的衰减最大，与10kHz相比衰减 10.54dB。

4.2.3 对数字幅频均衡电路的测试

（1）输入电阻的测试利用伏安法多次测试输入电阻，根据公式R==计算可知：Ri平均值为599 （Ω）。

（2）电压幅度波动的测试先测量10kHz时的电压幅度V0，然后测不同频率的电压幅度Vn，计算20lg[（Vn-V0）/V0]。记录结果如表3。

由表3可知：电压幅度波动在±1.3dB以内。

4.2.4 对功率放大器的测试

（1）输出功率和输出波形的测试用数字万用表的伏特表测负载8Ω上的电压Uo，利用公式计算输出功率。

最后求得其值为：Po= 22.53（W）。

利用数字示波器TDS 2012B观察输出波形：输出正弦波，无明显失真。

（2）通频带的测试对输入信号的频率从20Hz调到20kHz，使用示波器观察放大倍数最大时的幅值并记录。在改变频率使幅值变为最大幅值的0.707倍，记录频率值。

（3）放大器效率的测试功率放大器效率为：η==67%。

4.3 结果分析设计实现了设计任务的大部分要求和指标，在前置放大器放大倍数、带阻网络最大衰减、功率放大器输出功率以及功率放大器的效率等方面都做了一定的扩展，总体上较好的完成了任务要求。但是数字幅频均衡方面因为时间有限而且编程要求较高所以实现效果不佳。另外，部分实际测试结果与Multisim仿真软件的仿真结果有差异，虽然实现了指标要求，但是与理论值有差异。分析原因，输入信号为小于10mV的小信号，器件噪声、器件精密度、电路板的焊制会对频率的波形、稳定性和准确度产生影响。功放部分的效率会受器件的功耗，滤波器电路的影响。

5结论

设计采用基于FPGA的数字幅频均衡功率放大器的方案。系统分为前置放大、带阻网络、FPGA数字处理模块、功率放大器。前置放大器使用AD603和NE5532级联放大，放大倍数符合要求。阻带网络按设计说明焊接，达到要求的衰减值。数字幅频均衡部分使用FPGA技术，A/D采样后利用FFT原理变换到频域根据浮点乘法原理对各点进行补偿，然后IFFT得到时域，再经D/A转换，通过功率放大电路完成功率放大。功率放大器设计为带负载的乙类推挽放大器，输出功率、效率较高。系统指标基本上达到了任务要求。

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